SPC5644AF0MVZ1 IC MCU 32BIT 4MB FLASH 324PBGA N✖P USA Inc.

Descrizione

Il nucleo del processore host e200z4 del microcontrollore è basato sulla tecnologia Power Architecture® e progettato specificamente per applicazioni embedded.questo nucleo supporta le istruzioni per l'elaborazione del segnale digitale (DSP).
L'MPC5644A ha due livelli di gerarchia della memoria composta da 8 KB di cache di istruzioni, supportata da 192 KB di SRAM on-chip e 4 MB di memoria flash interna.L'MPC5644A include un'interfaccia bus esterna, nonché un bus di taratura accessibile solo quando si utilizza il sistema di taratura verticale Freescale.
Il presente documento descrive le caratteristiche del MPC5644A e evidenzia importanti caratteristiche elettriche e fisiche del dispositivo.

MPC5644A Microcontrollore

Fogli di dati
• 150 MHz e200z4 Core dell'architettura di potenza
Codifica delle istruzioni di lunghezza variabile (VLE)
Architettura superscalare con 2 unità di esecuzione
¢ fino a 2 istruzioni intere o a virgola mobile per ciclo
¢ fino a 4 operazioni di moltiplicazione e accumulazione per ciclo
• Organizzazione della memoria
Memoria flash on-chip da 4 MB con ECC e Read While Write (RWW)
¢ SRAM su chip da 192 KB con funzionalità standby (32 KB) ed ECC
- 8 KB di cache di istruzioni (con blocco di riga), configurabile come 2- o 4-way
14 + 3 KB di codice e dati eTPU RAM
— 5 x 4 crossbar switch (XBAR)
¢ MMU a 24 ingressi
Interfaccia di bus esterno (EBI) con porta master e porta slave
• Fallimento della protezione
Unità di protezione della memoria (MPU) a 16 ingressi
Unità CRC con 3 sotto-moduli
Sensore di temperatura di giunzione
• Interruzioni
Controller di interruzione configurabile (con NMI)
DMA a 64 canali
• Canali seriali
3 x eSCI
3 x DSPI (2 dei quali supportano il secondo canale micro a valle [MSC])
3 x FlexCAN con 64 messaggi ciascuna
1 x modulo FlexRay (V2.1) fino a 10 Mbit/s con doppio o singolo canale e 128 oggetti di messaggio e ECC
• 1 x eMIOS: 24 canali unificati
• 1 x eTPU2 (eTPU di seconda generazione)
32 canali standard
1 x modulo di reazione (6 canali con tre uscite per canale)
• 2 convertitori analogico-digitale (eQADC) in coda avanzati
- 40 canali di ingresso a 12 bit (multiplexati su 2 ADC); espandibili a 56 canali con multiplexatori esterni
6 code di comando
¢ sostegno per il trigger e il DMA
¢ 688 ns tempo minimo di conversione
• Caricatore bootstrap CAN/SCI/FlexRay integrato con modulo di assistenza all'avvio (BAM)
• Nexus
Classe 3+ per il nucleo e200z4
Classe 1 per l'eTPU
• JTAG (5 pin)
• Semafore di attivazione dello sviluppo (DTS)
¢ Registro dei semafori (32-bit) e registro di identificazione
Utilizzato come parte di un protocollo di acquisizione dei dati innescato
¢ Il pin EVTO è utilizzato per comunicare con lo strumento esterno
• Generazione di orologi
L'oscillatore principale su chip 4 ∼ 40 MHz
FMPLL on-chip (circuito a blocco di fase modulato per frequenza)
• Fino a 120 linee di I/O di uso generale
- programmabile individualmente come input, output o funzione speciale
¢ soglia programmabile (isteresi)
• Modalità di riduzione della potenza: modalità lenta, fermata e stand-by
• Sistema di approvvigionamento flessibile
️ 5 V di alimentazione singola con zavorra esterna
¢ alimentazione esterna multipla: 5 V, 3,3 V e 1,2 V
• pacchetti
¢ 176 LQFP
¥ 208 MAPBGA
324 TEPBGA
CSP a 496 pin (solo strumento di taratura)